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日期:2022-10-05 09:38:13

绪论

1、学习EDA技术这门课程的具体要求是( )
    A、掌握EDA技术的基本概念、基础知识;了解FPGA/CPLD的结构、工作原理、性能指标及应用选择;熟练掌握硬件描述语言VHDL的编程;熟练掌握EDA技术的开发软件及EDA实验开发系统的使用。
    B、较好地掌握应用EDA技术进行系统设计开发的方法,具备应用EDA技术进行综合性数字系统设计的初步能力,经过后续的综合应用实践,能够从事FPGA的设计与开发、SOPC的设计与开发以及ASIC的前端设计等工作。
    C、初步掌握基于FPGA的VLSI系统设计与实现的方法和技术,具备分析、解决实际问题的能力,具有较强的专业实践能力和创新能力。

2、学习EDA技术这门课程,我们希望达到的学习目标是( )
    A、掌握一种硬件描述语言VHDL
    B、熟悉FPGA的设计与开发
    C、基本掌握SOC的设计与开发方法
    D、基本掌握ASIC的后端设计与开发
    E、基本掌握SOPC的设计与开发方法
    F、基本掌握ASIC的前端设计与开发

3、EDA技术课程的学习要点是( )
    A、抓住一个重点(硬件描述语言编程)
    B、掌握两个工具(FPGA/CPLD开发软件、EDA实验开发系统的使用)
    C、运用四种手段(案例分析、应用设计、线上学习、上机实践)
    D、采用五个结合(边学边用相结合、边用边学相结合、理论与实践相结合、线上与线下相结合、课内与课外相结合)
    E、以课题为中心,以研究式教学为主要形式

第一章测试

1、EDA的中文含义是( )
    A、计算机辅助设计
    B、计算机辅助工程设计
    C、电子设计自动化

2、狭义的EDA技术,就是指以大规模可编程逻辑器件为设计载体,以硬件描述语言为系统逻辑描述的主要表达方式,以计算机、大规模可编程逻辑器件的开发软件及实验开发系统为设计工具,通过有关的开发软件,自动完成用软件方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真,直至对于特定目标芯片的适配编译、逻辑映射、编程下载等工作,最终形成集成电子系统或专用集成芯片的一门新技术,或称为IES/ASIC自动设计技术。

3、EDA技术基础主要包括的内容有( )
    A、大规模可编程逻辑器件
    B、硬件描述语言
    C、开发软件工具
    D、实验开发系统

4、IEEE的工业标准硬件描述语言包括( )
    A、VHDL
    B、Verilog
    C、ABEL

5、Quartus Ⅱ是Altera公司推出的EDA软件工具,该软件在实际应用开发方面的用途有( )
    A、进行FPGA/CPLD的开发
    B、与MATLAB和DSP Builder结合可以进行基于FPGA的DSP系统开发
    C、与SOPC Builder结合,进行SOPC系统开发

6、将电路的高级语言描述转换成低级的,可与FPGA/CPLD或构成ASIC的门阵列基本结构相映射的网表文件的过程,称为( )
    A、逻辑综合
    B、逻辑适配
    C、逻辑编译
    D、编程下载

7、在ASIC设计中,常利用FPGA对系统的设计进行功能检测,通过后再将其VHDL设计以ASIC形式实现,这一过程称为( )
    A、硬件仿真
    B、硬件测试
    C、编程下载

8、用Altera公司的Quartus II开发的、基于Nios Ⅱ CPU内核的SOPC的设计,包括硬件的设计开发和软件的设计开发两个方面。

9、将IC的有关设计文件交给专业的芯片生产厂家,通过一系列工艺步骤制造芯片过程,称之为流片。

10、基于EDA技术的系统设计与实现相关研究,主要是与课题设计与开发有关的数字信号处理、 数字图像处理、 工业智能控制、 网络通信控制、 数字家电控制等基础理论、实现算法和系统仿真等研究,重点是实现算法的设计、选择和仿真。

11、开展EDA技术研究性教学,除了可提高学生的学习兴趣,改变学生的学习方法,转变学生的学习风气;提高学生获取知识的能力,提高学生分析问题的能力,培养良好的科研素养外,还可达到如下主要效果( )
    A、可熟练地掌握EDA技术的基础理论、基本方法、基本技巧、调试方法和调试技巧。
    B、可熟练地掌握基于EDA技术的系统设计开发课题相关的基础理论、基本方法、基本技巧。
    C、可全面提高学生的综合应用能力、实践动手能力、创新创业能力和就业核心竞争力。

第二章测试

1、在元件例化时,下列语句中能正确表示将某元件的端口A端口与系统中其他模块的端口S关联起来的是( )
    A、A=>S
    B、S=>A
    C、A=S
    D、S=A

2、已知标号为U1的元件MYNAND2的输入端口为A和B,输出端口为Y,现要用MYNAND2例化产生一个新的系统(A1、B1为输入端口、Y1为输出端口),要求MYNAND2的A与系统的A1关联,B与系统的B1关联,Y与系统的Y1关联,下列端口映射语句语法正确的是( )
    A、U1: MYNAND2 PORT (A=>A1,B=>B1,Y=>Y1)
    B、U1: MYNAND2 PORT MAP(A=A1,B=B1,Y=Y1)
    C、U1: MYNAND2 MAP(A=>A1,B=>B1,Y=>Y1)
    D、U1: MYNAND2 PORT MAP(A=>A1,B=>B1,Y=>Y1)

3、STD_LOGIC_UNSIGNED和STD_LOGIC_SIGNED程序包的区别是,STD_LOGIC_SIGNED中定义的运算符考虑到了符号,是有符号数的运算,而STD_LOGIC_UNSIGNED则正好相反。

4、STANDARD程序包中定义了许多基本的数据类型、子类型和函数,该程序包可以不用USE语句另作声明。

5、TEXTIO程序包定义了支持文本文件操作的许多类型和子程序。该程序包可以不用USE语句另做声明。

6、程序包( )重载了可用于INTEGER型及STD_LOGIC和STD_ LOGIC_VECTOR型混合运算的运算符,并定义了一个由STD_LOGIC_VECTOR型到INTEGER型的转换函数。
    A、STD_LOGIC_SIGNED
    B、STD_LOGIC_ARITH
    C、STD_LOGIC_UNSIGNED
    D、STD_LOGIC_1164

7、在实际的数字集成电路中,( )端口模式相当于双向引脚,它由一个普通输出端口(OUT)加入三态输出缓冲器和输入缓冲器构成的。
    A、IN
    B、OUT
    C、BUFFER
    D、INOUT

8、每个实体可以有多个结构体,每个结构体对应着实体不同结构和算法实现方案。对于具有多个结构体的实体,必须用( )配置语句指明用于综合的结构体和用于仿真的结构体。
    A、CONSTANT
    B、ARCHITECTURE
    C、CONFIGURATION
    D、ENTITY

9、类属参量常用来动态规定一个实体端口的大小,或设计实体的物理特性,或结构体中的总线宽度,或设计实体中、底层中同种元件的例化数量等。

10、CLK'EVENT AND CLK='1'表示CLK的 ( )
    A、上升沿
    B、下降沿
    C、高电平
    D、低电平

11、若某端口定义为“CQ: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);”,则CQ的数据类型为( )
    A、4位的标准逻辑位矢量
    B、1位的标准逻辑位矢量
    C、常量
    D、信号

12、对于共阴极接法的七段数码显示管,如果显示码为0000110,那么在数码管上会显示数字1。

13、对于共阳极接法的七段数码显示管,要想在数码管上显示数字3,那么其显示码应为0100111。

14、在数据动态扫描显示电路DTCNT9999的程序设计中,输出端口COM的作用是控制数码管是否有效;输出端口SEG的作用是控制数码管显示的数字。

15、EDA仿真测试程序,核心功能部分,一般包括两个部分:① 根据测试的各种要求,通过各种赋值语句给被测试系统提供各种测试输入信号;② 通过元件例化语句建立被测试系统与测试平台内输入信号和输出信号的映射关系。

16、测试平台的设计实体说明,由于没有有关的类属说明和端口说明,所以可以省略不写。

17、由于先有新的操作系统,再有基于该操作系统开发的各种EDA专业软件,因此操作系统的选择应尽量选择低些的版本。

18、授权方式一般有( )
    A、评估授权
    B、固定授权
    C、浮动授权

19、芯片的管脚锁定就是将设计实体的管脚与目标芯片特定的可输入输出管脚建立一一映射的过程。它包括两个方面:一是需设定未用的管脚;二是根据需要进行管脚的锁定。

20、Quartus Ⅱ软件工程实现设置主要包括指定目标器件、编译过程设置、EDA工具选择、逻辑分析与逻辑综合设置、逻辑适配设置、仿真设置等。

21、对含有多个模块多个层次的设计与测试,通常按照自底向上的方法进行设计与测试,也就是先进行低层次各模块的设计与测试,待低层次各模块的设计与测试完毕后再进行顶层模块的设计与测试。

22、决定仿真运行时间的长短和时钟信号的最高频率的两个参数分别是仿真运行时长和波形文件最小时间单位。

23、如果已经新建了波形文件,但是进行仿真操作时却提示找不到仿真文件,可能的原因是:(1)波形文件未存盘;(2)波形文件未存入指定工程目录下。

24、锁定引脚后不必再编译一次,即可将引脚锁定信息应用到最终的下载文件中。

25、原理图设计的主要操作有:添加元件、移动元件、添加连线、添加网络名、添加输入/输出端口。

26、在Quartus Ⅱ的主菜单下,执行【Tools】→【Run Simulation Tool】命令,可以进入进行RTL仿真和门级仿真的操作界面。

27、英文“Gate Level Simulation”表示是门级仿真。

28、Nios Ⅱ处理器系列包括了快速的(Nios Ⅱ/f)、经济的(Nios Ⅱ/e)和标准的(Nios Ⅱ/s)三种内核,每种都针对不同的性能范围和成本。

29、在进行管脚锁定时,要想建立变化的I/O资源与特定的芯片管脚编号的联系,包括的步骤有:①变化的I/O资源;②电路结构图;③插座号;④管脚对照表;⑤特定的芯片管脚号。管脚锁定实现步骤的先后顺序为( )
    A、②①③⑤④
    B、⑤④③②①
    C、③④①②⑤
    D、①②③④⑤

第三章测试

1、比较常用硬件描述语言有( )
    A、VHDL
    B、Verilog HDL
    C、ABEL
    D、C++

2、VHDL对设计的描述具有相对独立性,因此设计者可以不懂硬件的结构,也不必管最终设计的目标器件是什么。

3、对于VHDL的编译器和综合器来说,程序文字的大小写是不加区分的。

4、VHDL作为一种硬件描述语言,其所有语句经过逻辑综合后都会变成对应的硬件电路。

5、下列数制基数表示的文字中表示十六进制数的是( )
    A、10#16#
    B、16#E#E1
    C、2#1111_1110#

6、在下标段的定义中,TO表示数组下标序列由低到高,,而DOWNTO表示数组下标序列由高到低。

7、虽然VHDL仿真器允许变量和信号设置初始值,但在实际应用中,VHDL综合器并不会把这些信息综合进去。

8、从硬件电路系统来看,( )相当于当前层次中个模块之间的连线以及上面的值。
    A、变量
    B、常量
    C、信号

9、信号的使用和定义范围是实体、进程、子程序、结构体和程序包。

10、STD_LOGIC_VECTOR数据类型的数据对象赋值的原则是:同位宽、同数据类型的矢量间才能进行赋值。

11、由于标准逻辑位数据类型的多值性,在条件语句中,如果未考虑到STD_LOGIC的所有可能的取值情况,综合器可能会插入不希望的锁存器。

12、对于数据类型不同的参量需要进行相互作用和传递时,首先必须进行数据类型的转换,这是因为VHDL是一种强类型语言,要求各种数据类型相同的参量,才能相互作用和传递。

13、类型转换函数方式,就是通过定义一个数据类型转换函数,将属于某种数据类型的数据对象转换成属于另一种数据类型的数据对象。

14、VHDL语言操作符的种类包括( )
    A、逻辑操作符
    B、关系操作符
    C、算术操作符
    D、符号操作符

15、下列符号中表示逻辑左移的是( )
    A、MOD
    B、SLL
    C、SRL
    D、ROL

16、下列属于变量赋值的特点的是( )
    A、具有局部特征
    B、具有全局性特征
    C、赋值过程总是有某种延时
    D、赋值过程立即发生

17、信号赋值目标 := 赋值源;其中冒号加等号(:=)作为一个整体,称之为信号赋值符号。

18、变量赋值目标<= 赋值源;其中指向左边的双箭头(<=)作为一个整体,称之为变量赋值符号。

19、下列不属于顺序语句的是( )
    A、变量赋值语句
    B、CASE选择语句
    C、LOOP循环语句
    D、进程语句

20、下列属于转向控制语句的是( )
    A、IF条件语句
    B、CASE选择语句
    C、LOOP循环语句
    D、WAIT语句

21、IF语句是一种条件语句,它根据语句中所设置的一种或多种条件,有选择地执行指定的顺序语句。

22、CASE选择句中的“=>”不是操作符,它相当于“THEN”的作用。

23、LOOP循环语句的循环方式由( )语句控制。
    A、NEXT
    B、EXIT
    C、CASE
    D、WAIT

24、一般情况下,只有WAIT UNTIL格式的等待语句可以被综合器接受。

25、敏感信号等待语句是指( )
    A、WAIT ON 信号表
    B、WAIT UNTIL条件表达式
    C、WAIT语句

26、条件等待语句是指( )
    A、WAIT ON 信号表
    B、WAIT UNTIL条件表达式
    C、WAIT语句

27、VHDL中可以具有属性的项目有( )
    A、类型、子类型
    B、过程、函数
    C、信号、变量、常量
    D、实体、结构体、配置、程序包

28、下列属于顺序语句的是( )
    A、断言(ASSERT)语句
    B、报告(REPORT)语句
    C、决断(RESOLUTION)函数语句
    D、进程语句

29、下列属于并行语句的是( )
    A、进程语句
    B、并行信号赋值语句
    C、LOOP循环语句
    D、条件信号赋值语句

30、进程经综合后对应的硬件电路,对进程中的所有可读入信号都是敏感的,而在VHDL行为仿真中并非如此,除非将所有的读入信号列为敏感信号。

31、选择信号赋值语句允许有条件重叠的现象,也允许存在条件涵盖不全情况。

32、选择信号赋值语句本身不能在进程中应用,但其功能却与进程中的CASE语句的功能相似。

33、VHDL元件例化端口映射语句“ U1:ND2 PORT MAP(S1,S2,C=>Z1);”中的端口映射关联方式为( )
    A、名字关联
    B、位置关联
    C、结构关联
    D、混合关联

34、VHDL元件例化端口映射名字关联方式的符号为( )
    A、=
    B、=>
    C、>=
    D、==

35、VHDL的元件例化语句用于建立端口之间映射关系的常用方式( )
    A、名字关联
    B、位置关联
    C、结构关联
    D、混合关联

36、对于内部由多个规则模块构成而两端结构不规则的电路,可以用FOR_GENERATE语句来描述电路内部的规则部分,而根据电路两端的不规则部分形成的条件用IF_GENERATE语句来描述。

37、VHDL子程序调用的特点有( )
    A、在进程中允许对子程序进行调用
    B、在进程中不允许对子程序进行调用
    C、可以在结构体或程序包中的任何位置对子程序进行调用
    D、从硬件角度讲,一个子程序的调用类似于一个元件模块的例化

38、VHDL的函数首由( )组成。
    A、函数名
    B、函数体
    C、参数表
    D、数据类型

39、一般地,可在过程定义参量表可以定义的数据流向模式有( )
    A、IN
    B、OUT
    C、INOUT
    D、INPUT
    E、OUTPUT

40、一个程序包应包含常数说明、数据类型说明、元件定义、子程序说明等四种内容。

41、对于没有子程序说明的程序包体可以省去,因此程序包首可以独立定义和使用。

42、VHDL的描述风格有三种,分别是( )
    A、门电路描述
    B、行为描述
    C、数据流描述
    D、结构描述

43、在VHDL的结构体中只描述了所希望电路的功能或者说电路行为,而没有直接指明或涉及实现这些行为的硬件结构的描述方式称为( )
    A、行为描述
    B、RTL描述
    C、结构描述

44、译码器可以用于( )
    A、控制译码
    B、地址译码
    C、指令译码
    D、显示驱动译码

45、image.png

46、image.png

47、三态门电路的输出值包括( )
    A、高电平
    B、高组态
    C、低电平
    D、低阻态

48、触发器和寄存器(锁存器),都是具有存储功能的电路,其VHDL程序设计的基本方法是相同的。

49、计数器的设计,其基本功能包括计数控制和进位控制。其中计数控制又分为正常计数和边界处理,正常计数是进行加1操作或加N操作;边界处理则进行清零。

50、所谓分频电路,就是将一个给定的频率较高的数字输入信号,经过适当的处理后,产生一个或数个频率较低的数字输出信号。

51、有关FIFO正确的说法是( )
    A、FIFO,本质上是一个读写存储器,但它的存储规律是先进先出
    B、FIFO,本质上是一个读写存储器,但它的存储规律是先进后出
    C、FIFO,本质上是一个读写存储器,但它的存储规律是后进后出

52、作为FIFO的设计,它包括数据的写操作、数据的写地址修改、数据写满控制,数据的读操作、数据的读地址修改、数据读空控制,因此可用6个进程来描述对应的操作。

53、进程间一般是顺序运行的,但由于敏感信号的设置不同以及电路的延迟,在时序上,进程间的动作是没有先后顺序的。

54、进程间一般是并行运行的,但由于敏感信号的设置不同以及电路的延迟,在时序上,进程间的动作是有先后顺序的。

第四章测试

1、多位加法器的构成有两种方式:并行进位和串行进位。其中并行进位方式设有进位产生逻辑,运算速度较快;并行进位方式是将全加器级联构成多位加法器,运行速度较慢。

2、对于组合逻辑程序,在进行VHDL程序的时序仿真的时候,不论每组测试数据的持续时间的长短,都能得到正确的结果。

3、对于相同的一个VHDL设计,不管采用什么样的FPGA芯片来实现,该系统的最高频率是相同的。

4、对于相同的一个VHDL设计,若采用不同的FPGA芯片来实现,该系统的最高频率可能会是不同的。

5、语句“IF LD='1' THEN COUNT<=D;”是一个计数器控制进程中的一个语句,其中COUNT为保存计数过程中间结果的信号,则该语句的作用是( )
    A、高电平预置数
    B、低电平预置数
    C、中电平预置数

6、元件例化语句中的端口映射语句“U1: LCNT8 PORT MAP(CLK=>CLK, LD=>LD1, D=>A, CAO=>CAO1); ”,其端口映射方式是( )
    A、名字关联方式
    B、位置关联方式
    C、混合关联方式

7、在CORDIC算法的硬件实现方案中,相对于迭代结构,流水线结构的优点有( )
    A、硬件开销很小
    B、控制比较简单
    C、控制比较复杂
    D、处理速度非常快

8、若TEMP1为10以内的正整数,下述以CASE TEMP1开始的选择语句的功能是( ) image.png
    A、将10以内的正整数TEMP1进行显示驱动译码,并将译码结果赋值给LBCD
    B、将10以内的正整数TEMP1转换成四位二进制数BCD编码,并赋值给LBCD
    C、将10以内的正整数TEMP1进行显示数据选择,并将选择结果赋值给LBCD

9、一个可进行硬件验证的完整的SOBEL图像边缘检测器包括的模块有( )
    A、帧窗口接收模块(FIFO)
    B、串入并出模块(SIPO)
    C、像素窗口刷新模块(REFRESH)
    D、数据处理模块(PROCESSOR)
    E、图像数据(模拟)采集模块(MINPUT)
    F、数据显示处理模块(DISPLAY)

10、一个完整的SOBEL图像边缘检测器,其中求出四个方向的图像梯度数据绝对值的最大值,同时判别最大值出现的方向的模块是( )
    A、帧窗口接收模块(FIFO)
    B、串入并出模块(SIPO)
    C、像素窗口刷新模块(REFRESH)
    D、数据处理模块(PROCESSOR)

第五章测试

1、“Field Programmable Gate Array”的中文含义是( )
    A、现场可编程门阵列
    B、复杂可编程逻辑器件
    C、专用集成电路
    D、电子设计自动化

2、CPLD的英文全称是Complex Programmable Logic Device。

3、从可编程元件上分类,PLD可分为( )
    A、熔丝型开关
    B、可编程低阻电路元件
    C、EPROM的编程元件
    D、EEPROM的编程元件
    E、基于SRAM的编程元件

4、FPGA 的核心是可编程技术。

5、最典型的交叉开关设计包括( )
    A、不相交型(disjoint)
    B、通用型(universal)
    C、威尔顿型(Wilton)

6、ONO 反熔丝,是具有氧-氮-氧介质夹层的反熔丝;M2M 反熔丝,是金属-金属反熔丝。

7、基于新型半导体结构的 FPGA的两种结构有:碳纳米管交叉开关结构、忆阻器结构。

8、采用多输入的 LUT 结构作为基本逻辑单元, 已经成为FPGA发展的主流趋势。

9、CPLD的主要参数包括宏单元数,最大频率,电源电压,最大用户I/O等方面。

10、LatticeEC的结构与LatticeECP-DSP的结构基本相同,主要区别就是没有sysDSP Block。

11、Altera公司其CPLD器件系列主要有( )
    A、FLASHlogic系列
    B、Classic系列
    C、MAX系列
    D、APEX系列

12、Altera公司的FPGA器件系列产品按推出的先后顺序有FLEX系列、APEX系列、ACEX系列和Stratix系列、Cyclone系列、Arria系列。

13、Altera公司现在的主流产品是低档的Cyclone系列、中档的Arria系列和高档的Stratix系列。

14、Xilinx公司的CPLD器件系列主要有XC7200系列、XC7300系列、XC9500系列和CoolRunner系列。

15、Spartan-3系列的FPGA,由于其极低廉的成本,能理想地应用于宽带访问、家庭网上工作、显示/投影和数字电视设备中。

16、把FPGA应用电路目标文件写入FPGA的专用配置ROM的过程,称为编程。

17、Altera公司基于SRAM LUT结构器件的配置模式有( )
    A、配置器件配置模式
    B、PS被动串行模式
    C、PPS被动并行同步模式
    D、PPA被动并行异步模式
    E、PSA被动串行异步模式
    F、JTAG模式

18、在FPGA和CPLD中,在低功耗、高集成度方面具有绝对的优势的器件是( )
    A、FPGA
    B、CPLD
    C、VHDL

19、在选择FPGA的设计开发中,对芯片速度的选择是速度越高越好。

第六章测试

1、若W2、L已经定义,并且N2BIT、 ARRAY_N2BIT、P的有关定义如下: SUBTYPE N2BIT IS STD_LOGIC_VECTOR(W2-1 DOWNTO 0); TYPE ARRAY_N2BIT IS ARRAY (0 TO L-1) OF N2BIT; SIGNAL P: ARRAY_N2BIT; 则信号P综合成硬件后相当于一个存储器/寄存器组,该存储器/寄存器组具有L个存储/寄存单元,每个单元具有W2位数据。

2、动态扫描显示的原理是:通过一个扫描控制电路,对需要显示的结果进行逐个扫描,使显示数码管逐个进行显示,但要求显示数码管的扫描频率必须大于24HZ以上。

3、7段LED数码管显示器可分为共阳极、共阴极型两种,其中共阳极型数码管是指数码管的7个发光二极管的阴极连接在一起,并且均接GND,而数码管的驱动端a-g必须是高电平有效。

4、通用EDA实验开发系统,我们可看成多种单一EDA实验开发板经过优化叠加而成的EDA实验开发系统,因此其使用一般更加灵活,并且使用时需要设置一个确定的控制信号。

5、数字秒表的设计,本质上就是一个多个计数器级联而成的计数器的设计,只不过最低位计数器的输入时钟信号需要根据最小计时单位确定其基准频率。

6、在微控制器/微处理器中,有一个称为计数器/定时器的基本功能组件。为什么同一个功能组件,即可以是计数器,又可以是定时器呢?这是因为定时器本质上就是个计数器,只不过定时结果是对应定时计数器的结果乘以计数器的时钟周期。

7、在程序的调试和仿真中,由于程序中有关参数的原因,要观察有关输出的变化,需要运行较长的时间,或在一个给定的时间内,可能看不到有关输出的变化。这时我们可采取调整有关参数的方法进行仿真,待仿真证明程序正确后再复原到原程序。

8、数字频率计的设计,本质上就是一个特定计数器的设计,这是因为:频率测量的基本原理就是计算每秒钟内待测信号的脉冲个数,而脉冲的个数可通过计数被测信号上升沿的次数而得到。

9、分频电路本质上是计数器的变种,其计数值由分频常数N=fout/fin决定,其输出不是一般计数器的计数结果,而是根据分频常数对分频输出信号的高、低电平进行控制的。

10、如果分频信号对占空比有要求,并且假定N为分频常数,NH为输出高电平的控制常数,则分频器可按如下方法设计:控制信号的产生:输入信号的每个上升沿到来时,进行加1操作,一直计数到N-1为止。输出的控制:根据控制信号的产生结果,当控制信号小于(N-NH)时输出高电平,否则输出低电平。

11、若P(I)是一个已经定义的、具有L个单元、每个单元具有W2位标准逻辑位数据的二维数组类型的信号,则VHDL程序中的P(I)(W2-1)的含义是( )
    A、表示第I个乘积P(I)的最左边位,也就是P(I)的符号位
    B、表示P(I)与(W2-1)的乘积
    C、表示P(I)与(W2-1)的和

12、若某进程PROCESS是一个无敏感信号列表的进程,进程中的启动条件语句是:WAIT UNTIL CLK='1',则该进程的启动条件是( )
    A、当 CLK上升沿来到时,WAIT语句结束挂起,启动进程的执行
    B、当 CLK='1'时,WAIT语句结束挂起,启动进程的执行
    C、当 CLK>'1'时,WAIT语句结束挂起,启动进程的执行

13、如果X(n)表示输入端口X在参考时刻n时的输入数据,则X(n+2)表示的含义是( )
    A、输入端口X在参考时刻n后2个周期时的输入数据
    B、输入端口X在参考时刻n前2个周期时的输入数据
    C、输入端口X在参考时刻n+2后2个周期时的输入数据