智慧树知道数字电路与逻辑设计-智慧树-知到-题库零氪慕课题库

日期:2023-01-31 15:25:15

第一章测试

1、表示一个三位十进制数至少需要( )位二进制数。
    A、8
    B、9
    C、10
    D、11

2、十进制数127.25对应二进制数为( )。
    A、1111111.01
    B、1000000010
    C、111110.01
    D、1100011.11

3、十进制数28.43的余3BCD码是( )
    A、00111000.01000011
    B、01011011.01110110
    C、01101100.10000111
    D、01111101.10011000

4、数字信号是在数值上和时间上都是不连续的,( )是数字信号的典型代表
    A、正弦波
    B、三角波
    C、矩形波
    D、尖峰波

5、在数字电路和计算机中,只用( )种符号来表示信息
    A、1
    B、2
    C、3
    D、4

6、将二进制、八进制和十六进制数转换为十进制数的共同规则是( )。
    A、除以10看余数
    B、乘以十看向高位的进位
    C、按权展开

7、以下关于格雷码的特点描述正确的是 ( )
    A、相邻2个代码之间只有1位不同
    B、相邻2个代码之间有2位不同
    C、相邻2个代码之间有3位不同
    D、相邻2个代码之间有4位不同

8、负零的补码表示为( )
    A、1 00…00
    B、0 00…00
    C、0 11…11
    D、1 11…11

9、判断两个符号相同的二进制数相加会产生溢出的依据是符号位是否发生变化。

10、常用的26个英文字符的大小写在计算机中是用其8421BCD码来表示的。

11、两个数相减一定不会产生溢出现象。

12、周围环境的温度属于模拟量。

第二章测试

1、函数F=AB+BC+AC与P=AʹBʹ+BʹCʹ+AʹCʹ( )
    A、相等
    B、互为反函数
    C、互为对偶式

2、逻辑函数F=(A+BCʹ)ʹ(A+B),当ABC的取值为( )时,F=1。
    A、000
    B、011
    C、201
    D、111

3、函数F=((A+B)ʹ+(B+C)ʹ+(C+A)ʹ)ʹ是最简( )表达式。
    A、与非与非
    B、与或非
    C、或非或非
    D、或与

4、n个变量可以构成( )个最小项。
    A、n
    B、2×n
    C、2n-1
    D、2n

5、标准或与式是由( )构成的逻辑表达式。
    A、最大项之积
    B、最小项之积
    C、最大项之和
    D、最小项之和

6、根据对偶规则,已知等式A(B+C)=AB+AC成立,则等式 A+BC=(A+B)(A+C)( )
    A、必然成立
    B、必然不成立
    C、不确定是否成立

7、在逻辑函数中,对于变量的任一组取值,任意两个最小项的乘积为( );对于变量的任一组取值,全体最小项之和为( )。
    A、0,0
    B、0,1
    C、1,0
    D、1,1

8、对任一逻辑式 Y,若将其中所有的与换成或,或换成与,0 换成 1 ,1 换成 0,原变量换成反变量,反变量换成原变量,则得到的结果就是Y的对偶式 。

9、相邻最小项是指只有 1个变量不同的最小项。( )

10、在逻辑函数中,约束项是不可能或不允许出现的变量取值组合,其值总是等于 1。

11、逻辑变量的取值,1比0大。

12、因为逻辑表达式A+B+AB=A+B成立,所以AB=0成立。

第三章测试

1、下列门电路工作速度最快的一种是()。
    A、TTL
    B、CMOS
    C、NMOS
    D、PMOS

2、输出端可直接连在一起实现“线与”逻辑功能的门电路是()。
    A、或非
    B、OC
    C、三态
    D、与或非

3、为实现数据传输的总线结构,要选用()门电路。
    A、或非
    B、OC
    C、三态
    D、与或非

4、对TTL与非门多余输入端的处理,不能将它们()。
    A、与有用输入端连在一起
    B、悬空
    C、接正电源
    D、接地

5、下图所示CMOS门电路的逻辑功能是()门 1.png
    A、CMOS非门
    B、CMOS与非门
    C、CMOS或非门
    D、CMOS异或门

6、漏极开路的门电路可以将输出端直接接在一起实现线与功能,漏极开路的门门电路在工作时必须要将输出端经下拉电阻接到地上。

7、下图中,三态门的使能端EN是高电平有效,即当EN=0时输出高阻态 。 2.png

8、OD门的中文含义是集电极开路门电路。

9、数字电路中,驱动门的输出低电平最大值VOLmax与负载门G2输入低电平最大值VILmax的关系应满足 VOLmax ≤ VILmax 。

10、数字电路中,驱动门的灌电流是指其输出高电平时的电流。

第四章测试

1、在二进制译码器中,若输入有4位代码,则输出有( )个信号。
    A、2
    B、4
    C、8
    D、16

2、用高电平为输出有效的译码器实现组合逻辑电路时,还需要( )
    A、与非门
    B、或非门
    C、与门
    D、或门

3、在下列电路中,只有( )属于组合逻辑电路。
    A、触发器
    B、计数器
    C、数据选择器
    D、寄存器

4、在组合逻辑电路的常用设计方法中,可以用( )来表示逻辑抽象的结果。
    A、真值表
    B、状态表
    C、状态图
    D、特性方程

5、组合逻辑电路的竞争-冒险是由于( )引起的。
    A、电路不是最简
    B、电路有多个输出
    C、电路中存在延迟
    D、电路使用不同的门电路

6、只考虑本位数而不考虑低位来的进位的加法称为( )。
    A、全加
    B、半加
    C、全减
    D、半减

7、用代码代表特定信号或者将代码赋予特定含义的过程称为( )
    A、译码
    B、编码
    C、数据选择
    D、奇偶校验

8、TTL集成芯片74LS138是3/8线译码器,译码器为输出低电平有效,若输入为A2A1A0=101时,输出Y7ʹY6ʹY5ʹY4ʹY3ʹY2ʹY1ʹY0ʹ为( )
    A、00100000
    B、11011111
    C、11110111
    D、00000100

9、一个数据选择器的地址输入端有3个时,最多可以有( )个数据信号输出。
    A、4
    B、6
    C、8
    D、16

10、一个64选1的数据选择器有( )个选择控制信号输入端。
    A、6
    B、16
    C、32
    D、64

11、在组合逻辑电路中,任意时刻电路的输出只跟当前输入的有关,而与电路原来的状态无关。

12、编码器74HC148的输出信号输出选通标志 有效表示编码器工作并且有有效编码信号输入 。

13、当门电路的2个输入信号同时向相同方向跳变时,由于变化的速度 不一样而在输出端产生错误的尖峰脉冲,这种现象称为竞争-冒险现象。( )

14、异或逻辑门完成的运算也称为模2加。

第五章测试

1、边沿结构的基础JK触发器是在CLK时钟的( )触发的。
    A、上升沿
    B、下降沿
    C、高电平
    D、低电平

2、T触发器中,当T=1时,触发器实现( )功能。
    A、置1
    B、置0
    C、计数
    D、保持

3、下列说法正确的是( )
    A、主从JK触发器没有空翻现象
    B、JK之间有约束
    C、主从JK触发器没有保持功能
    D、主从JK触发器不能用于组成计数器

4、锁存器或触发器的0态是指( )
    A、Q=0, Qʹ=0
    B、Q=0, Qʹ=1
    C、Q=1, Qʹ=0
    D、Q=1, Qʹ=1

5、关于各种触发器的描述,下列说法错误的是( )
    A、触发器与锁存器的不同在于触发器增加了一个触发时钟信号。
    B、电平触发的触发器只有当CLK变为有效电平是,触发器才能接受输入信号,并按照输入信号将触发器的输出置成相应状态。
    C、边沿触发器的次态仅取决于时钟有效边沿到达时输入的逻辑状态。
    D、脉冲触发器的次态只考虑CLK下降沿到达时输入的逻辑状态,从而决定次态的变化。

6、主从RS触发器在CLK=1期间,RS之间不存在约束。

7、主从JK触发器在CLK=1期间,存在一次性变化。

8、Tʹ触发器的功能是时钟脉冲每作用一次,翻转一次,因此可以作为四分频器使用。

9、由或非门构成的基本RS锁存器的约束条件是SDRD = 0 。

10、脉冲触发器比边沿触发器的的抗干扰性好。

第六章测试

1、8位移位寄存器可以存放( )位二进制代码。
    A、4
    B、8
    C、16
    D、256

2、构成模值为256的二进制计数器,需要( )级触发器。
    A、2
    B、128
    C、8
    D、256

3、同步计数器是指( )的计数器
    A、由同类型的触发器构成
    B、各触发器时钟端连在一起,统一由系统时钟控制
    C、可用前级的输出做后级触发器的时钟
    D、可用后级的输出做前级触发器的时钟

4、同步清除计数器是指( )的计数器
    A、具有清除功能的同步型
    B、具有清除功能的异步型
    C、清除信号与时钟信号同时有效才能清除的
    D、清除信号与时钟信号无关的

5、已知Q3Q2Q1Q0是同步十进制计数器的触发器输出,若以Q3作进位,则其周期和正 脉冲宽度是( )。
    A、10个CP脉冲,正脉冲宽度为1个CP周期
    B、10个CP脉冲,正脉冲宽度为2个CP周期
    C、10个CP脉冲,正脉冲宽度为4个CP周期
    D、10个CP脉冲,正脉冲宽度为8个CP周期

6、若4位同步二进制加法计数器当前的状态是0111,下一个输入时钟脉冲后,其内容变为( )
    A、0111
    B、0110
    C、1000
    D、0011

7、一个4位移位寄存器原来的状态为0000,如果串行输入始终为1,则经过4个移位脉冲后寄存器的内容为( )。
    A、0001
    B、0111
    C、1110
    D、1111

8、可以用来实现并/串转换和串/并转换的器件是( )
    A、计数器
    B、移位寄存器
    C、存储器
    D、全加器

9、时序电路不含有记忆功能的器件。

10、计数器除了能对输入脉冲进行计数,还能作为分频器用。

11、移位寄存器的左移是指从低位移到高位。

第七章测试

1、随机存取存储器具有( )功能。
    A、读/写
    B、无读/写
    C、只读
    D、只写

2、存储容量为8K×8位的ROM存储器,其地址线为( )条。
    A、8
    B、12
    C、13
    D、14

3、只能按地址读出信息,而不能写入信息的存储器为( )
    A、RAM
    B、ROM
    C、PROM
    D、EPROM

4、2K×16b的存储器芯片,其存储容量有( )
    A、2000B
    B、4000B
    C、2048B
    D、4096B

5、计算机的层次存储系统中,主存通常采用( )构成。
    A、DRAM
    B、SRAM
    C、E2PROM
    D、FLASH

6、从开关速度方面考虑,DRAM芯片比SRAM芯片速度快。

7、静态存储器的存储单元是在静态触发器的基础上附加门控管而构成的。

8、从制造工艺上考虑,双极型的存储器比MOS型的存储器功耗低,集成度高。

9、由于DRAM的存储单元的结构非常简单,所以它所能达到的集成度远高于SRAM。

10、EPROM比E2PROM具有更快的擦除改写速度。